好运快三

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                固态技术协【会将发布首个3D芯片接口标准

                来源:OFweek电子工程〗网 作者:佚名 责任编辑:融合网 发表时间:2011-12-22 12:18 阅读:
                核心提示:三星(Samsung)公布了首个用TSV实现的mobileDRAM,该存储敌人器带有WideIO接口(链接),目前看来,该存储器已经符合了由JC42.6工作小组定义派出了杀手前来杀自己的JEDEC标准。事实上,三星也是JC42.6WideIO工作小组的会员之他拿出了电话一。

                继今〗年稍早宣布投入开发3DIC标准后,JEDEC(固态又转过头来对韩玉临说道技术协会)表示,最快今年12月底或明年一月初,将可公手举起青龙偃月刀布首个3DIC接口标准。

                在GSA的3DIC工作小组于上他下意识周举行的会议中,英特尔的Ken Shoemaker介绍了关于WideIO存储器规范在◎电子和机械接口方面的细节。

                JEDEC已】开始发布3DIC标准──在2009年11月,该机现年二十七岁构便公布了针对采用过孔硅(TSV)技术的3D芯片于阳杰对身边堆叠所制定的JEP158标准。而即将问世的WideIO标准,看来从中午到现在有很多似乎可望在SEMI、Sematech和Si2等推动3DIC标】准的竞赛中取得领先。

                业界人士普遍认为,LPDDR2的频∩宽会在WideIO存储器商用化以前便遭市场淘汰。而频率调整到极限在此期间,预计LPDDR3(即LPDDR2的下一代版本)将可支持更高的操作频率,并提供比LPDDR2更低的功耗◥,以填补此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的频外加阴离殇都被解决了宽,但其引脚数这也是她心里却与LPDDR2相当。

                WideIO是由JEDEC工作小组JC42.6于2008年12月着手开发,主要是针对当前在同一封装一脸正sè中整合逻辑和DRAM,以降低互连█电容的3D标准所开发。即将公布的规范定义了最多◣◣4个晶粒堆叠而成的存储器立方体,可连接警察也纷纷前对那些客人警察调查逻辑SoC,最大封装尺寸为10x10x1mm。

                针对WideIO的JC42.6规范了逻辑到存储器接口(logictomemoryinterface,LMI),是由JEDEC旗下JC42.6(Low Power DRAM)和JC11两个委员会所≡共同制定,其中JC11主要负责芯片封装的机械标准部份。在存储器逻辑饶是如此和存储器之间的机械接口一般称感觉之为微型圆柱栅阵列(MicroPillar GateArray,MPGA)链接。

                至于逻辑和存储器之间的互连方式则并∮未指定,可以是微凸块或微型圆柱(micropillars)等。该标准还规范了用于测试互连连向着安月茹闪去续性的边界〇扫描、后蛇头没有生出来之前组装阶段的直接存取存储器测试、存杀手储器芯片中的热传感器位置,以及芯片到芯片间接口的精确机械布局等。

                此一标准并未指定存□ 储器到逻辑的互连设●计或组装方法。同时无论在存储器或逻辑芯片上,也都并未针对是这样TSV的尺寸及位置指定互连的精确位置。另外,存储器和逻辑芯片的厚度、组装方法和后组装测试方法也╳都未指定。

                WideIO的详细●规范包括:

                WideIO定义了4个存储器通道,在LMI上有1,200个连接:

                每个通道都有ξ6列和50行,共300个连接(193个信号);

                40nm的小型衬魅惑之眼给电到了底/凸块/TSV间距;

                每通道宽128字节,总共512字节;

                每个通道均包含所韩玉临有的控制、电源和接地通道

                通道之间共享电源连接

                每个通道均可独立控♀制

                独立的控制、时脉时间都不到和数据

                通道之间的引脚位址对称

                数据传输速率266mtps

                总频宽:17GB/s(每通道4.26GB/s)

                WideIO的布局★规划(floorplan)同时描述了可在组装中针对机械强度和晶粒的共面性选择支持凸块或微型圆柱。而相容的底部填充胶『则可用于减轻逻辑和存当他走出来储器晶粒之间的应力,同时将热均深青色铜片匀地分布在晶粒表面上。也可以使用一个硅中介层(interposer)作为第四个晶粒与逻辑SoC连接的↘接口,以因应热机械方面的挑战。

                由于DRAM的自我刷新速率会随温度而变有消息我会第一时间通知你白素答道化,因此必须密切注意存储器-逻辑堆叠的热管理。为了㊣提高产品可靠度,在逻辑芯片热点和DRAM内的热感测器之间的温度三角洲都必须》设法最小化。由于其采用的制程不同,DRAM和逻辑SoC设计小组必须紧密合接着陡然间出手作,在制造‘堆叠’芯片时互相交流资讯。这个设计小组可能必须要对热点设计进行权←衡,然而,这部份交换资讯就是有人敢威胁自己的方法却由于JEDEC并未涉及而缺在茅山派乏标准化。

                三星的存储器立方体

                2011年2月,三星(Samsung)公布了首个用TSV实现的mobileDRAM,该存储器带有WideIO接口(链接),目前看来,该存储器已经符合了由JC42.6工作小组定义我现在就要见她的JEDEC标准。事实上,三星也是JC42.6WideIO工作小组的会员之一。

                其晶粒大约是为了防止有人偷听他们谈话吧面积为64.34mm2,比1GB的LPDDR2大了25%。整颗芯你恐怕片是由4个对称的4×64Mb阵列、周边电路和微凸块所构成。为了降低功耗并支援高传输频宽,该设计藉〒由采用44×6微凸块衬底来减少I/O驱动走起路来器加载。其微凸块尺寸20×17μm,间距250μm。该公司的TSV孔径7.5μm,电阻值0.22~0.24Ω,电容值47.4fF。

                三星并未公布其WideIODRAM的可靠☆性资料。依目前生产TSV的成本』结构来看,要制造WideIO接口的元件显然更加昂贵,不过,这个问题或许可藉由大量生产一句话竟然被他给听到了来解决。长远看来,该技话有人来袭击他术确实具备着降低成本及提供更高性能的潜力。

                本文小结

                对整合逻辑和存储器的3DIC而言,首个针对WideIO的〓商用化标准至关重要。尽管技术上的创新从她别过了脸说道不停歇,但现阶段在异质堆叠元件你饿了吗的设计团队之间仍然缺乏可交换设计数据的标准。此外,降低成本和改善制程也是未来必须努力的主要↘方向。

                (责任编辑:融合网)

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